DNVN - Keysight Technologies는 AI 및 데이터 센터 애플리케이션에 적합한 최신 고속 디지털 칩렛 설계 솔루션인 ChipletPHY Designer 2025를 출시했습니다.
이 향상된 소프트웨어는 Universal Chiplet Interconnect Express™(UCIe™) 2.0 표준에 대한 에뮬레이션 기능을 추가하고 Open Computer Project의 Bunch of Wires(BoW) 표준에 대한 지원을 추가합니다. Chiplet PHY Designer는 고급 시스템 수준 칩렛 설계 및 D2D(die-to-die) 설계 솔루션으로, 실리콘 수준 이전의 검증을 가능하게 하여 칩 설계 및 제조 공정을 단순화합니다.
AI와 데이터 센터 칩이 점점 더 복잡해짐에 따라 성능을 보장하려면 칩 간의 안정적인 통신이 중요합니다.
시장에서는 UCIe와 BoW와 같은 새로운 개방형 표준을 통해 향상된/3D 또는 오버레이/향상된 2.5D 패키징에서 칩렛 간 상호 연결을 정의하여 이러한 과제를 해결하고 있습니다. 이러한 표준을 채택하고 칩렛의 규정 준수를 검증함으로써 설계자는 칩렛 상호 운용성 생태계를 구축하고 반도체 기술 개발의 비용과 위험을 줄이는 데 기여합니다.
Chiplet PHY Designer 2025의 주요 이점: 상호 운용성 보장: 설계가 UCIe 2.0 및 BoW 표준을 충족하는지 확인하여 고급 패키징 생태계에서 원활한 통합을 지원합니다.
제품 출시 시간 단축: 시뮬레이션 및 컴플라이언스 테스트 설정을 자동화하여 칩렛 설계 프로세스를 간소화합니다.
설계 정확도 향상: 신호 무결성, 비트 오류율(BER), 크로스토크 분석에 대한 통찰력을 제공하여 재설계 및 칩 제조의 위험을 최소화합니다.
최적화된 클록 설계: 고속 연결에서 정밀한 동기화를 위해 4분의 1 데이터 전송 속도 QDR과 같은 고급 클록 구성 분석을 지원합니다.
"1년 전, Keysight EDA는 심층적 모델링 및 시뮬레이션 기능을 갖춘 시장 최초의 프리실리콘 검증 도구인 Chiplet PHY Designer를 출시했습니다."라고 Keysight EDA의 고속 디지털 세그먼트 고객 개발 책임자인 Hee-Soo Lee가 말했습니다. 이 도구를 사용하면 칩렛 설계자는 제조에 앞서 설계가 사양을 충족하는지 빠르게 확인할 수 있습니다. 최신 릴리스에서는 UCIe 2.0 및 BoW와 같은 진화하는 표준을 충족하고 단방향 버스에 대한 QDR 클록 매핑 및 시스템 크로스토크 분석과 같은 새로운 기능을 제공합니다. 엔지니어는 Chiplet PHY Designer를 사용하여 시간을 절약하고 오류를 줄이며, 제조 전에 설계가 성능 요구 사항을 충족하는지 확인합니다. Alphawave Semi와 같이 이 솔루션을 일찍 도입한 기업은 Chiplet PHY Designer가 칩렛 고객에게 제공되는 2.5D/3D 솔루션에 대한 원활한 작동과 상호 운용성을 보장한다는 것을 증명합니다."
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출처: https://doanhnghiepvn.vn/cong-nghe/cong-nghe-ho-tro-thiet-ke-chip-ky-thuat-so-toc-do-cao/20250205033256204
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