DNVN - キーサイト・テクノロジーは、AIおよびデータセンターアプリケーションに適した最新の高速デジタルチップレット設計ソリューションであるChipletPHY Designer 2025をリリースしました。
この拡張ソフトウェアは、Universal Chiplet Interconnect Express™ (UCIe™) 2.0 標準のエミュレーション機能を追加し、Open Computer Project の Bunch of Wires (BoW) 標準のサポートを追加します。高度なシステムレベルのチップレット設計およびダイツーダイ (D2D) 設計ソリューションである Chiplet PHY Designer は、プレシリコンレベルの検証を可能にし、チップ設計と製造プロセスを簡素化します。
AI とデータセンター チップがますます複雑になるにつれ、チップ間の信頼性の高い通信がパフォーマンスの確保に重要になります。
市場では、2.5D 拡張/3D またはオーバーレイ/拡張パッケージングのチップレット間の相互接続を定義するために、UCIe や BoW などの新しいオープン スタンダードによってこの課題に取り組んでいます。これらの標準を採用し、チップレットのコンプライアンスを検証することで、設計者はチップレットの相互運用性のエコシステムの構築に貢献し、半導体技術開発におけるコストとリスクを削減します。
Chiplet PHY Designer 2025 の主な利点: 相互運用性の確保: 設計が UCIe 2.0 および BoW 標準を満たしていることを確認し、高度なパッケージング エコシステム全体でシームレスな統合を可能にします。
市場投入までの時間を短縮: シミュレーションとコンプライアンス テストのセットアップを自動化し、チップレットの設計プロセスを簡素化します。
設計精度の向上: 信号の整合性、ビット エラー レート (BER)、クロストーク解析に関する洞察を提供し、再設計とチップ製造のリスクを最小限に抑えます。
最適化されたクロック設計: 高速接続での正確な同期を実現するために、クォーター データ レート QDR などの高度なクロック スキーム分析をサポートします。
「1年前、Keysight EDAは、詳細なモデリングおよびシミュレーション機能を備えた市場初のプレシリコン検証ツールとしてChiplet PHY Designerをリリースしました」と、Keysight EDAの高速デジタル部門顧客開発責任者であるHee-Soo Lee氏は述べています。このツールを使用すると、チップレット設計者は製造前に設計が仕様を満たしているかどうかを迅速に確認できます。最新リリースは、UCIe 2.0 や BoW などの進化する標準に準拠し、単方向バスの QDR クロック マッピングやシステム クロストーク分析などの新機能を提供します。エンジニアは Chiplet PHY Designer を使用して時間を節約し、エラーを減らし、製造前に設計がパフォーマンス要件を満たしていることを保証します。 Alphawave Semi などのこのソリューションの早期導入企業は、Chiplet PHY Designer が、チップレットの顧客に提供される 2.5D/3D ソリューションのシームレスな操作と相互運用性を保証することを証明しています。」
タン・ヴァン
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出典: https://doanhnghiepvn.vn/cong-nghe/cong-nghe-ho-tro-thiet-ke-chip-ky-thaut-so-toc-do-cao/20250205033256204
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